Pracovní místo ( Verification Engineer ) již není aktuální, zadavatel tuto pozici obsadil, nebo si nepřeje tuto pracovní nabídku dále zobrazovat.
Pracovní náplň
První kontakt se zaměstnavatelem e-mailem
Požadavky:
Základy VHDL/Verilog, OOP (C++) a práce s RTL simulací
Analytické myšlení, samostatnost i schopnost práce v týmu
Ochotu a schopnost učit se novým technologiím
Angličtinu slovem i písmem (minimálně na úrovni B2)
Výhodou:
Zkušenost s verifikací hardwaru pomocí UVM a jazyka SystemVerilog
Znalost verzovacích nástrojů (git, SVN)
Schopnost psát čitelný kód
Aktivní zájem o problematiku a sebevzdělávání
Vysokoškolské vzdělání v oboru
Zaměstnanecké výhody:
Příležitost pracovat s RISC-V, architekturou budoucnosti, Práci na inovativních procesorech pro Internet věcí a na jedinečné technologii jejich optimalizace, Stravenky, Sick days, Lekce angličtiny, Multisport karta. Možnost se v rámci pracovní doby vzdělávat (tzv. 90/10), Flexibilní pracovní doba, Prostor pro vlastní inovace a nápady, Možnost podílet se na celém vývojovém cyklu, od analýzy až po nasazení
Pracovní poměr na dobu určitou - 1 rok - s možností prodloužení
Lze i na zkrácenou pracovní dobu
Volné místo verification engineer pro lokalitu Brno.